ELECTRICAL ENGINEERING

[menuju akhir]

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal

[Kembali]

2. Alat dan Bahan

J-K Flip-Flop 74LS112

[Kembali]

D Flip-Flop 74LS74

Switch DIPSW_7

LED Biru

Power

Ground

3. Rangkaian Simulasi[Kembali]

4. Prinsip Kerja Rangkaian[Kembali]

Jk flip-flop merupakan jenis flip-flop yang dibangun dengan dua buah SR flip-flop clocked yang digabungkan menjadi satu. Yang mana kedua output dari flip-flop yang pertama dihubungkan dengan input flip-flop kedua secara berderet. Sedangkan output flip-flop yang kedua diumpanbalikan kepada input flip-flop yang pertama sehingga flip-flop yang pertama dapat disebut sebagai master (induk), dan flip-flop kedua disebut sebagai slave (pembantu). Sifat flip-flop yang kedua akan mengikuti sifat flip-flop yang pertama.

D Flip-flop merupakan salah satu rangkaian flip-flop yang populer dan banyak dipakai dalam rangkaian dasar memori. Karena fungsi D flip-flop yang real dapat menyimpan data 1 bit untuk sementara waktu. Waktu ini lah sering disebut dengan delay flip-flop atau D-Latch.

5. Video Rangkaian[Kembali]

6. Analisa[Kembali]

a. Jelaskan prinsip kerja rangkaian percobaan 4

Rangkaian berikut terdiri atas rangakian J-K flip-flop dan D flip-flop. Rangkaian J-K flip-flop adalah JK Flip Flop merupakan rangkaian dasar untuk menyusun sebuah pencacah. Pada JK Flip Flop mempunyai masukan / inputan yaitu J dan K yang dipicu oleh suatu Clock (ck) positif dan negatif. Sedangkan D flip-flop sendiri adalah salah satu rangkaian flip-flop yang populer dan banyak dipakai dalam rangkaian dasar memori. Karena fungsi D flip-flop yang real dapat menyimpan data 1 bit untuk sementara waktu. Waktu ini lah sering disebut dengan delay flip-flop atau D-Latch.

Cara kerja J-K flip-flop dan D flip-flop berbeda. Pada J-K flip-flop dengan pin Set dan Reset aktif low, ketika Input pada pin Set berlogika "1" dan pada pin Reset berlogika "0", maka output Q dan Q Not-nya akan berlogika "0" dan "1". Kondisi ini disebut dengan mode operasi Reset. Sebaliknya, saat pin Set berlogika "0" dan pin Reset berlogika "1", maka output Q dan Q Not-nya akan berlogika "1" dan "0". Kondisi ini disebut dengan mode operasi Set. Sedangkan, apabila kedua input Set dan Reset berlogika "0", maka disebut juga dengan mode terlarang dimana kedua outputnya berlogika "1". Ketiga kondisi tersebut akan mengabaikan input J, K, dan clock.

Apabila kedua input Set dan Reset berogika "1", ketika input J dan K diubah-ubah menjadi "0" dan "1" atau "1" dan "0", dan atau "0" dan "0", input clock akan diabaikan. Tapi, apabila seluruh input berlogika "1", maka akan terjadi kondisi toggle pada output Q dan Q Not. Kondisi ini dipengaruhi oleh denyutan pada clock, yaitu tiap clock dalam keadaan fall (logika "1" ke logika "0") akan terjadi toggle.

Semetara itu pada komponen D flip-flop, ketika pin Set berogika "0" dan pin Reset berlogika "1", maka output Q dan Q Not-nya akan berlogika "1" dan "0". Kondisi ini disebut dengan mode operasi Reset. Sebaliknya, saat pin Set berlogika "0" dan pin Reset berlogika "1", maka output Q dan Q Not-nya akan berlogika "1" dan "0". Kondisi ini disebut dengan mode operasi Set. Sedangkan, apabila kedua input Set dan Reset berlogika "0", maka disebut juga dengan mode terlarang dimana kedua outputnya berlogika "1". Ketiga kondisi tersebut akan mengabaikan input D dan clock.

Apabila kedua input Set dan Reset berogika "1", ketika input D diubah menjadi berlogika "1", maka output Q dan Q Not-nya akan berlogika "1" dan "0". Ketika input D berlogika "0", maka akan menjadi sebaliknya. Kedua kondisi ini akan mengabaikan input clock saat clock dalam keadaan Rise. Apabila input clock dalam keadaan Fall, input D akan diabaikan dan output Q dan Q Not-nya akan tetap seperti keadaan sebelumnya.

b. Jika saklar B0 berlogika "0", maka bagaimana kondisi outputnya

Terdapat dua kondisi yaitu saat B0="0" dan B1="0" atau B0="0" dan B1="1".

Saat kondisi B0="0" dan B1="0", maka output pada J-K flip-flop maupun D flip-flop dalam kondisi terlarang.